White paper – De la geometría al vatio
La restricción que desplaza la frontera hacia la potencia
En el ISCAS 2026 de Shanghái, Huawei propuso sustituir el escalado geométrico de la Ley de Moore por un escalado temporal: optimizar el tiempo que tarda una señal en propagarse por el chip (la constante τ), en lugar del tamaño del transistor. Su arquitectura LogicFolding plantea ganar densidad y rendimiento mediante integración 3D y caminos críticos más cortos, sobre nodos maduros que China sí puede fabricar.
Para Premium, lo relevante no es la disputa sobre si τ merece llamarse «ley». Es la consecuencia física inevitable de cualquier camino que apile más lógica en menos volumen —sea de Huawei, TSMC, Apple o NVIDIA—: la densidad de potencia sube, el calor se concentra y el límite de rendimiento deja de fijarlo el transistor para fijarlo la capacidad de llevar energía limpia al die y de extraer el calor resultante.
Este documento traza esa cadena causal en cuatro derivadas —consumo energético, rendimiento, extracción de calor y arquitectura de tensión— y sitúa la oportunidad de Premium en el centro de las tres últimas.
Qué propuso Huawei, y qué hay de real
El 25 de mayo de 2026, He Tingbo —presidenta del negocio de semiconductores de Huawei— presentó la Ley de Escalado Tau (τ) y dos tecnologías de soporte: LogicFolding, que pliega circuitos 2D en pilas verticales 3D para acortar el cableado del camino crítico, y UnifiedBus, un protocolo para reducir la latencia de comunicación a nivel de sistema.
La idea central es sólida y no es nueva en sí misma: por debajo de ~10 nm, el retardo de interconexión (la constante RC del cableado) domina sobre el retardo de puerta. Toda la industria ya se mueve hacia el escalado de sistema —reparto de potencia por la cara posterior del wafer, apilado 3D, hybrid bonding, hoja de ruta CFET—. Lo que hace Huawei es convertir ese eje en doctrina corporativa, porque las sanciones (sin litografía EUV de ASML desde 2023) le cierran el eje geométrico.
Lectura crítica
«Densidad equivalente a 1,4 nm» no es estar en 1,4 nm. Es densidad funcional por apilado, y el apilado traslada el problema —no lo elimina— hacia tres frentes que son precisamente competencia de la electrónica de potencia y térmica:
- Densidad de potencia volumétrica: más lógica activa en menos mm³.
- Entrega de corriente: alimentar capas internas de una pila 3D sin que la red de distribución (PDN) las «estrangule».
- Disipación: extraer calor del interior de un sólido, no solo de una superficie.
En otras palabras: el camino de Huawei, igual que los de sus rivales, aumenta el valor estratégico de la conversión de potencia avanzada y la refrigeración. El resto del documento desarrolla por qué.
Dos capas de energía: la que computa y la que se pierde por el camino
El consumo de un sistema de cómputo se reparte en dos capas con dinámicas muy distintas:
Capa de cómputo (en el die)
La energía dinámica sigue aproximadamente P ≈ α·C·V²·f. Reducir τ y la longitud del cableado disminuye la capacitancia efectiva C y permite, para una misma frecuencia, operar a menor tensión V —y la dependencia con V es cuadrática—. Aquí vive el +40% de eficiencia que reivindica LogicFolding. Es una ganancia real, pero acotada al chip.
Capa de distribución y refrigeración (fuera del die)
A escala de rack y de centro de datos, una fracción creciente de la energía nunca llega a computar: se pierde en las conversiones de tensión, en la distribución (pérdidas I²R) y en mover el calor (overhead de refrigeración, reflejado en el PUE). Conforme los aceleradores de IA escalan de cientos de vatios a varios kilovatios por paquete, esta segunda capa domina el coste total de propiedad.
El techo de rendimiento es, cada vez más, un techo de potencia
El escalado temporal reconoce explícitamente que el rendimiento moderno —y muy en particular el de la IA— está limitado por el movimiento de datos, no por el recuento de transistores. UnifiedBus y LogicFolding atacan ese «muro de memoria». Pero hay un segundo muro, físico y menos discutido:
- Un chip solo puede conmutar tan rápido como se le pueda alimentar. Picos de corriente (di/dt) cada vez más agresivos exigen una PDN de muy baja impedancia y reguladores de punto de carga (PoL) a milímetros del silicio.
- Un chip solo puede sostener su frecuencia mientras se le pueda enfriar. El thermal throttling es la forma más directa en que un fallo de refrigeración se convierte en pérdida de rendimiento.
Así, el +12,7% de frecuencia que promete LogicFolding solo se materializa en el campo si la entrega de potencia y la térmica acompañan. El rendimiento entregado es el mínimo entre lo que el silicio puede hacer y lo que la infraestructura de potencia le permite hacer.
Del problema de superficie al problema de volumen
El apilado 3D cambia la naturaleza del problema térmico. En un chip plano se disipa una potencia por unidad de superficie (W/cm²); en una pila 3D se concentra por unidad de volumen (W/cm³), y las capas internas quedan lejos de cualquier superficie de intercambio. La progresión de soluciones es conocida:
| Etapa térmica | Capacidad indicativa | Implicación de potencia |
|---|---|---|
| Aire forzado | hasta ~0,5–1 kW/paquete | Suficiente para SoC clásicos; agotado para IA. |
| Líquido directo al chip (D2C) | ~1–3 kW/paquete | Estándar emergente en rack de IA. |
| Inmersión / placa fría avanzada | varios kW | Densidad de rack >100 kW. |
| Microfluídica embebida (en pila) | experimental | Refrigerar capas internas del 3D. |
Acoplamiento crítico: cobre frente a refrigerante
En una pila 3D, la red de entrega de potencia (cobre, vías, planos) y los canales de refrigeración compiten por el mismo presupuesto de altura (Z-height). No se pueden diseñar por separado: cada vatio que se ahorra en pérdidas de distribución es un vatio menos que extraer, y cada milímetro que libera una arquitectura de potencia más densa es espacio para refrigeración. Potencia y térmica se vuelven un único problema de co-diseño.
Llevar alta tensión cerca del chip: la palanca cuadrática
Aquí está el núcleo del argumento de Premium. La potencia entregada es P = V · I. Para una potencia dada, elevar la tensión V reduce proporcionalmente la corriente I. Y como la pérdida por conducción es Ppérdida = I² · R, esa pérdida cae con el cuadrado de la reducción de corriente. Es la diferencia entre una mejora lineal y una mejora cuadrática.
100%
12 V
6,25%
48 V
0,09%
400 V (HVDC)
0,02%
800 V (HVDC)
alta
~0
La cadena de entrega y la dirección del sector
La consecuencia de diseño es doble: subir la tensión de distribución y acercar la conversión final a la carga, minimizando el tramo de corriente alta. La industria ya recorre este camino:
Grid
Rack
Placa
PoL
Die
HVDC ~400–800 V
48 V
12 V → core
<1 V
↑ corriente
↑↑
↑↑↑
cientos de A
Objetivo: mantener la alta tensión el mayor tramo posible y convertir a baja tensión / alta corriente solo en el último milímetro.
- Nivel de rack/fila → HVDC. El sector migra hacia distribución en corriente continua de clase 400–800 V para alimentar racks de IA de cientos de kW a megavatios, reduciendo cobre, pérdidas y número de conversiones.
- Nivel de bus → 48 V. El estándar de facto del centro de datos moderno (incluido el busbar de 48 V del Open Rack de OCP) frente a los 12 V heredados: misma potencia, 1/4 de corriente, ~1/16 de pérdida.
- Nivel de paquete → PoL y entrega vertical. Conversión final de 48 V a la tensión de núcleo (<1 V) integrada bajo o junto al die, e incluso reparto de potencia por la cara posterior del wafer, para que la corriente altísima recorra distancias mínimas.
Wide-bandgap (GaN y SiC) es el habilitador: permite convertidores más rápidos, densos y eficientes que hacen viable esta conversión cercana a la carga. Es exactamente el terreno donde Premium aporta valor.
Por qué la tensión es, además, una decisión de capex y opex
Elevar la tensión de distribución no solo ahorra energía: abarata la infraestructura. La cadena de efectos es directa:
| Palanca | Efecto en consumo (opex) | Efecto en infraestructura (capex) |
|---|---|---|
| ↑ Tensión de distribución | Pérdida I²R cae con el cuadrado de la corriente. | Conductores y busbars más finos y baratos; menos cobre. |
| ↓ Etapas de conversión | Cada conversión evitada elimina su pérdida. | Menos equipos de conversión, menos espacio, menos puntos de fallo. |
| Conversión cerca de la carga | El tramo de alta corriente se acorta al mínimo. | PDN más simple en placa; mejor aprovechamiento del rack. |
| Menos pérdidas → menos calor | Baja el overhead de refrigeración (mejor PUE). | Menor capacidad de refrigeración instalada por kW útil. |
El resultado es un círculo virtuoso: menos pérdidas significan menos calor, lo que significa menos refrigeración, lo que significa menos energía y menos infraestructura para una misma potencia útil entregada al silicio. En la era del escalado temporal —donde el silicio se densifica sin abaratarse por nodo— el ahorro de sistema se desplaza decisivamente a la arquitectura de potencia.
Dónde encaja Premium en este escenario
El movimiento de Huawei ilustra una verdad que aplica a todo el sector, no solo a China: a medida que el rendimiento se densifica en volumen, la ventaja se desplaza hacia quien sepa alimentar y enfriar ese volumen. Premium opera precisamente en esa capa, y con criterios —mínimo coste, hardware/software abierto, sin dependencia de proveedor, rendimiento— que encajan con un mercado que busca alternativas al lock-in tanto técnico como geopolítico.
Líneas de oportunidad
- Conversión de alta tensión a punto de carga con wide-bandgap (GaN/SiC) para data center e IA: HVDC de rack → 48 V → núcleo, con la conversión final lo más cercana posible al die.
- Arquitecturas de potencia para racks de alta densidad alineadas con OCP (busbar 48 V, evolución hacia HVDC), aprovechando el mandato de hardware abierto frente a soluciones cerradas.
- Co-diseño potencia–térmica: módulos donde la entrega de energía y la extracción de calor se diseñan juntos, no por separado —el verdadero diferencial técnico de la era 3D—.
- Independencia de proveedor a escala de sistema: una capa de potencia y térmica neutral funciona igual bajo silicio occidental (TSMC/Apple/NVIDIA) o bajo el camino chino (Huawei/Ascend), cubriendo la bifurcación del ecosistema.
La paradoja útil: las sanciones empujaron a Huawei a un camino que incrementa la dependencia del mundo en buena entrega de potencia y refrigeración. Esa demanda es agnóstica respecto a quién fabrica el chip —y ese es justamente el espacio neutral y abierto donde Premium puede competir.
El litógrafo cede el testigo al ingeniero de potencia
La Ley τ no es una nueva ley de la física ni el fin de Moore; es innovación inducida por restricción. Pero su valor para Premium es independiente de si triunfa como estándar: cualquier camino que apile más cómputo en menos volumen —de Oriente o de Occidente— concentra potencia y calor, y traslada el límite de rendimiento y de coste a la capa de entrega de energía y disipación.
Mantener la alta tensión el mayor tramo posible, convertir cerca de la carga con tecnología wide-bandgap y co-diseñar potencia y térmica como un único problema es la respuesta de ingeniería a la era del escalado temporal. El veredicto sobre Huawei llegará con los teardowns del Kirin este otoño; el de Premium se decide en cómo capitalice una frontera que se desplaza, inequívocamente, hacia su dominio.
- Huawei, nota de prensa oficial: «HUAWEI Presents the Tau (τ) Scaling Law» (ISCAS 2026, Shanghái, 25 may 2026).
- CGTN: «From geometry to time: Decoding Huawei’s Tau (τ) Scaling Law» y nota sobre objetivo de densidad equivalente a 1,4 nm en 2031.
- 36Kr (análisis): valoración equilibrada de la Ley τ y la redefinición del «proceso maduro» como «proceso de alto rendimiento».
- TechWire Asia: contexto Ascend / DeepSeek V4 y demanda de silicio de IA doméstico.
- Canal TI: «Huawei busca reescribir las reglas de los procesadores» (8 jun 2026) — artículo de partida.
- Principios de ingeniería de potencia (P = V·I; pérdida I²R; P ≈ α·C·V²·f) y tendencias de arquitectura de distribución (OCP Open Rack 48 V; migración del sector a HVDC de clase 400–800 V) — conocimiento técnico de dominio.
Las cifras de LogicFolding (+53,5% densidad, +40% eficiencia, +12,7% frecuencia, objetivo 1,4 nm-equivalente en 2031) son declaraciones de Huawei pendientes de validación independiente. Las ilustraciones de pérdida por tensión son cálculos normalizados con fines explicativos, no especificaciones de producto.
