{"id":22604,"date":"2026-06-09T13:12:33","date_gmt":"2026-06-09T11:12:33","guid":{"rendered":"https:\/\/premiumpsu.com\/?p=22604"},"modified":"2026-06-09T13:29:14","modified_gmt":"2026-06-09T11:29:14","slug":"entrega-de-potencia-nueva-frontera-ia","status":"publish","type":"post","link":"https:\/\/premiumpsu.com\/es\/resources-news\/entrega-de-potencia-nueva-frontera-ia\/","title":{"rendered":"White paper \u2013 De la geometr\u00eda al vatio"},"content":{"rendered":"

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<\/p>
PREMIUM\u00b7<\/span>S.A.<\/div>
White Paper T\u00e9cnico \u2014\u00a0 Conversi\u00f3n de Potencia<\/div>

De la geometr\u00eda al vatio<\/em><\/h1>
El escalado temporal de Huawei (Ley \u03c4 y LogicFolding) y por qu\u00e9 la entrega de potencia en alta tensi\u00f3n, cerca del chip, se convierte en la nueva frontera del rendimiento, la eficiencia y el coste de infraestructura.<\/div>
\u03c4<\/div>
Documento<\/div>
PRM-WP-2026-014<\/div> <\/div>
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<\/div> <\/div> <\/div> <\/div>
<\/p>
0<\/span> Resumen ejecutivo<\/div>

La restricci\u00f3n que desplaza la frontera hacia la potencia<\/h2>

En el ISCAS 2026 de Shangh\u00e1i, Huawei propuso sustituir el escalado geom\u00e9trico de la Ley de Moore por un escalado temporal<\/strong>: optimizar el tiempo que tarda una se\u00f1al en propagarse por el chip (la constante \u03c4), en lugar del tama\u00f1o del transistor. Su arquitectura LogicFolding plantea ganar densidad y rendimiento mediante integraci\u00f3n 3D y caminos cr\u00edticos m\u00e1s cortos, sobre nodos maduros que China s\u00ed puede fabricar.<\/p>

Para Premium, lo relevante no es la disputa sobre si \u03c4 merece llamarse \u00abley\u00bb. Es la consecuencia f\u00edsica inevitable<\/strong> de cualquier camino que apile m\u00e1s l\u00f3gica en menos volumen \u2014sea de Huawei, TSMC, Apple o NVIDIA\u2014: la densidad de potencia sube, el calor se concentra y el l\u00edmite de rendimiento deja de fijarlo el transistor para fijarlo la capacidad de llevar energ\u00eda limpia al die y de extraer el calor resultante<\/strong>.<\/p>

Cuando el escalado se mide en tiempo y no en tama\u00f1o, el cuello de botella se traslada del lit\u00f3grafo al ingeniero de potencia. La entrega de energ\u00eda en alta tensi\u00f3n, con la conversi\u00f3n lo m\u00e1s cerca posible de la carga, pasa de ser infraestructura a ser palanca de rendimiento y de coste.<\/div>

Este documento traza esa cadena causal en cuatro derivadas \u2014consumo energ\u00e9tico, rendimiento, extracci\u00f3n de calor y arquitectura de tensi\u00f3n\u2014 y sit\u00faa la oportunidad de Premium en el centro de las tres \u00faltimas.<\/p> <\/section>

<\/p>

1<\/span> El cambio de paradigma<\/div>

Qu\u00e9 propuso Huawei, y qu\u00e9 hay de real<\/h2>

El 25 de mayo de 2026, He Tingbo \u2014presidenta del negocio de semiconductores de Huawei\u2014 present\u00f3 la Ley de Escalado Tau (\u03c4) y dos tecnolog\u00edas de soporte: LogicFolding<\/strong>, que pliega circuitos 2D en pilas verticales 3D para acortar el cableado del camino cr\u00edtico, y UnifiedBus<\/strong>, un protocolo para reducir la latencia de comunicaci\u00f3n a nivel de sistema.<\/p>

La idea central es s\u00f3lida y no es nueva en s\u00ed misma: por debajo de ~10 nm, el retardo de interconexi\u00f3n (la constante RC del cableado) domina sobre el retardo de puerta. Toda la industria ya se mueve hacia el escalado de sistema \u2014reparto de potencia por la cara posterior del wafer, apilado 3D, hybrid bonding<\/em>, hoja de ruta CFET\u2014. Lo que hace Huawei es convertir ese eje en doctrina corporativa<\/strong>, porque las sanciones (sin litograf\u00eda EUV de ASML desde 2023) le cierran el eje geom\u00e9trico.<\/p>

Cifras anunciadas para LogicFolding (primer Kirin, Q4 2026)<\/div>
+53,5%<\/sup><\/div>
densidad de transistores frente a un SoC convencional (hasta 238 M\/mm\u00b2)<\/div> <\/div>
+40%<\/sup><\/div>
eficiencia energ\u00e9tica en los n\u00facleos principales<\/div> <\/div>
+12,7%<\/sup><\/div>
frecuencia m\u00e1xima de reloj (hasta 3,1 GHz)<\/div> <\/div>
1,4nm<\/sup><\/div>
densidad equivalente que aspira a alcanzar en 2031<\/div> <\/div> <\/div>

Lectura cr\u00edtica<\/h4>

\u00abDensidad equivalente a 1,4 nm\u00bb no es estar en 1,4 nm. Es densidad funcional<\/em> por apilado, y el apilado traslada el problema \u2014no lo elimina\u2014 hacia tres frentes que son precisamente competencia de la electr\u00f3nica de potencia y t\u00e9rmica:<\/p>

  • Densidad de potencia volum\u00e9trica:<\/strong> m\u00e1s l\u00f3gica activa en menos mm\u00b3.<\/li>
  • Entrega de corriente:<\/strong> alimentar capas internas de una pila 3D sin que la red de distribuci\u00f3n (PDN) las \u00abestrangule\u00bb.<\/li>
  • Disipaci\u00f3n:<\/strong> extraer calor del interior de un s\u00f3lido, no solo de una superficie.<\/li> <\/ul> <\/div>

    En otras palabras: el camino de Huawei, igual que los de sus rivales, aumenta el valor estrat\u00e9gico de la conversi\u00f3n de potencia avanzada y la refrigeraci\u00f3n.<\/strong> El resto del documento desarrolla por qu\u00e9.<\/p> <\/section>

    <\/p>

    2<\/span> Derivada I \u2014 Consumo energ\u00e9tico<\/div>

    Dos capas de energ\u00eda: la que computa y la que se pierde por el camino<\/h2>

    El consumo de un sistema de c\u00f3mputo se reparte en dos capas con din\u00e1micas muy distintas:<\/p>

    Capa de c\u00f3mputo (en el die)<\/h3>

    La energ\u00eda din\u00e1mica sigue aproximadamente P \u2248 \u03b1\u00b7C\u00b7V\u00b2\u00b7f<\/span>. Reducir \u03c4 y la longitud del cableado disminuye la capacitancia efectiva C<\/em> y permite, para una misma frecuencia, operar a menor tensi\u00f3n V<\/em> \u2014y la dependencia con V es cuadr\u00e1tica\u2014. Aqu\u00ed vive el +40% de eficiencia<\/strong> que reivindica LogicFolding. Es una ganancia real, pero acotada al chip.<\/p>

    Capa de distribuci\u00f3n y refrigeraci\u00f3n (fuera del die)<\/h3>

    A escala de rack y de centro de datos, una fracci\u00f3n creciente de la energ\u00eda nunca llega a computar<\/strong>: se pierde en las conversiones de tensi\u00f3n, en la distribuci\u00f3n (p\u00e9rdidas I\u00b2R) y en mover el calor (overhead de refrigeraci\u00f3n, reflejado en el PUE). Conforme los aceleradores de IA escalan de cientos de vatios a varios kilovatios por paquete, esta segunda capa domina el coste total de propiedad.<\/p>

    La eficiencia que gana el dise\u00f1ador de circuitos dentro del die puede perderse \u2014multiplicada\u2014 en la cadena de potencia y refrigeraci\u00f3n si la arquitectura de tensi\u00f3n no evoluciona al mismo ritmo. Ese es el espacio de Premium.<\/div> <\/section>

    <\/p>

    3<\/span> Derivada II \u2014 Rendimiento<\/div>

    El techo de rendimiento es, cada vez m\u00e1s, un techo de potencia<\/h2>

    El escalado temporal reconoce expl\u00edcitamente que el rendimiento moderno \u2014y muy en particular el de la IA\u2014 est\u00e1 limitado por el movimiento de datos<\/strong>, no por el recuento de transistores. UnifiedBus y LogicFolding atacan ese \u00abmuro de memoria\u00bb. Pero hay un segundo muro, f\u00edsico y menos discutido:<\/p>

    • Un chip solo puede conmutar tan r\u00e1pido como se le pueda alimentar.<\/strong> Picos de corriente (di\/dt) cada vez m\u00e1s agresivos exigen una PDN de muy baja impedancia y reguladores de punto de carga (PoL) a mil\u00edmetros del silicio.<\/li>
    • Un chip solo puede sostener su frecuencia mientras se le pueda enfriar.<\/strong> El thermal throttling<\/em> es la forma m\u00e1s directa en que un fallo de refrigeraci\u00f3n se convierte en p\u00e9rdida de rendimiento.<\/li> <\/ul>

      As\u00ed, el +12,7% de frecuencia que promete LogicFolding solo se materializa en el campo si la entrega de potencia y la t\u00e9rmica acompa\u00f1an. El rendimiento entregado es el m\u00ednimo entre lo que el silicio puede hacer y lo que la infraestructura de potencia le permite hacer.<\/strong><\/p> <\/section>

      <\/p>

      4<\/span> Derivada III \u2014 Extracci\u00f3n de calor<\/div>

      Del problema de superficie al problema de volumen<\/h2>

      El apilado 3D cambia la naturaleza del problema t\u00e9rmico. En un chip plano se disipa una potencia por unidad de superficie<\/strong> (W\/cm\u00b2); en una pila 3D se concentra por unidad de volumen<\/strong> (W\/cm\u00b3), y las capas internas quedan lejos de cualquier superficie de intercambio. La progresi\u00f3n de soluciones es conocida:<\/p>
      Etapa t\u00e9rmica<\/th> Capacidad indicativa<\/th> Implicaci\u00f3n de potencia<\/th> <\/tr> <\/thead>
      Aire forzado<\/td> hasta ~0,5\u20131 kW\/paquete<\/td> Suficiente para SoC cl\u00e1sicos; agotado para IA.<\/td> <\/tr>
      L\u00edquido directo al chip (D2C)<\/td> ~1\u20133 kW\/paquete<\/td> Est\u00e1ndar emergente en rack de IA.<\/td> <\/tr>
      Inmersi\u00f3n \/ placa fr\u00eda avanzada<\/td> varios kW<\/td> Densidad de rack >100 kW.<\/td> <\/tr>
      Microflu\u00eddica embebida (en pila)<\/td> experimental<\/td> Refrigerar capas internas<\/em> del 3D.<\/td> <\/tr> <\/tbody> <\/table>

      Acoplamiento cr\u00edtico: cobre frente a refrigerante<\/h4>

      En una pila 3D, la red de entrega de potencia (cobre, v\u00edas, planos) y los canales de refrigeraci\u00f3n compiten por el mismo presupuesto de altura (Z-height)<\/strong>. No se pueden dise\u00f1ar por separado: cada vatio que se ahorra en p\u00e9rdidas de distribuci\u00f3n es un vatio menos que extraer, y cada mil\u00edmetro que libera una arquitectura de potencia m\u00e1s densa es espacio para refrigeraci\u00f3n. Potencia y t\u00e9rmica se vuelven un \u00fanico problema de co-dise\u00f1o.<\/p> <\/div> <\/section>

      <\/p>

      5<\/span> Derivada IV \u2014 Arquitectura de tensi\u00f3n<\/div>

      Llevar alta tensi\u00f3n cerca del chip: la palanca cuadr\u00e1tica<\/h2>

      Aqu\u00ed est\u00e1 el n\u00facleo del argumento de Premium. La potencia entregada es P = V \u00b7 I<\/span>. Para una potencia dada, elevar la tensi\u00f3n V<\/em> reduce proporcionalmente la corriente I<\/em>. Y como la p\u00e9rdida por conducci\u00f3n es Pp\u00e9rdida<\/sub> = I\u00b2 \u00b7 R<\/span>, esa p\u00e9rdida cae con el cuadrado<\/strong> de la reducci\u00f3n de corriente. Es la diferencia entre una mejora lineal y una mejora cuadr\u00e1tica.<\/p>

      P\u00e9rdida de conducci\u00f3n relativa (misma potencia, mismo conductor)<\/div>

      <\/p>

      100%
      12 V
      <\/p>

      6,25%
      48 V
      <\/p>

      0,09%
      400 V (HVDC)
      <\/p>

      0,02%
      800 V (HVDC)
      alta
      ~0

      Para igual potencia transportada por igual conductor, pasar de 12 V a 48 V reduce la p\u00e9rdida de conducci\u00f3n ~16\u00d7; subir a clases HVDC la vuelve pr\u00e1cticamente despreciable. La penalizaci\u00f3n se traslada entonces a las etapas de conversi\u00f3n, que es donde compite la electr\u00f3nica de potencia de alta densidad.<\/figcaption><\/figure>

      La cadena de entrega y la direcci\u00f3n del sector<\/h3>

      La consecuencia de dise\u00f1o es doble: subir la tensi\u00f3n de distribuci\u00f3n<\/strong> y acercar la conversi\u00f3n final a la carga<\/strong>, minimizando el tramo de corriente alta. La industria ya recorre este camino:<\/p>

      Espina de entrega de potencia: la tensi\u00f3n baja y la corriente sube hacia el die<\/div>


      <\/p>

      Grid
      Rack
      Placa
      PoL
      Die<\/p>

      <\/p>

      HVDC ~400\u2013800 V
      48 V
      12 V \u2192 core
      <1 V<\/p>

      <\/p>

      \u2191 corriente
      \u2191\u2191
      \u2191\u2191\u2191
      cientos de A<\/p>

      Objetivo: mantener la alta tensi\u00f3n el mayor tramo posible y convertir a baja tensi\u00f3n \/ alta corriente solo en el \u00faltimo mil\u00edmetro.<\/figure>

      • Nivel de rack\/fila \u2192 HVDC.<\/strong> El sector migra hacia distribuci\u00f3n en corriente continua de clase 400\u2013800 V para alimentar racks de IA de cientos de kW a megavatios, reduciendo cobre, p\u00e9rdidas y n\u00famero de conversiones.<\/li>
      • Nivel de bus \u2192 48 V.<\/strong> El est\u00e1ndar de facto del centro de datos moderno (incluido el busbar de 48 V del Open Rack de OCP) frente a los 12 V heredados: misma potencia, 1\/4 de corriente, ~1\/16 de p\u00e9rdida.<\/li>
      • Nivel de paquete \u2192 PoL y entrega vertical.<\/strong> Conversi\u00f3n final de 48 V a la tensi\u00f3n de n\u00facleo (<1 V) integrada bajo o junto al die, e incluso reparto de potencia por la cara posterior del wafer, para que la corriente alt\u00edsima recorra distancias m\u00ednimas.<\/li> <\/ul>

        Wide-bandgap (GaN y SiC) es el habilitador: permite convertidores m\u00e1s r\u00e1pidos, densos y eficientes que hacen viable esta conversi\u00f3n cercana a la carga. Es exactamente el terreno donde Premium aporta valor.<\/p> <\/section>

        <\/p>

        6<\/span> Infraestructura y coste<\/div>

        Por qu\u00e9 la tensi\u00f3n es, adem\u00e1s, una decisi\u00f3n de capex y opex<\/h2>

        Elevar la tensi\u00f3n de distribuci\u00f3n no solo ahorra energ\u00eda: abarata la infraestructura<\/strong>. La cadena de efectos es directa:<\/p>
        Palanca<\/th> Efecto en consumo (opex)<\/th> Efecto en infraestructura (capex)<\/th> <\/tr> <\/thead>
        \u2191 Tensi\u00f3n de distribuci\u00f3n<\/span><\/td> P\u00e9rdida I\u00b2R cae con el cuadrado de la corriente.<\/td> Conductores y busbars m\u00e1s finos y baratos; menos cobre.<\/td> <\/tr>
        \u2193 Etapas de conversi\u00f3n<\/span><\/td> Cada conversi\u00f3n evitada elimina su p\u00e9rdida.<\/td> Menos equipos de conversi\u00f3n, menos espacio, menos puntos de fallo.<\/td> <\/tr>
        Conversi\u00f3n cerca de la carga<\/span><\/td> El tramo de alta corriente se acorta al m\u00ednimo.<\/td> PDN m\u00e1s simple en placa; mejor aprovechamiento del rack.<\/td> <\/tr>
        Menos p\u00e9rdidas \u2192 menos calor<\/span><\/td> Baja el overhead de refrigeraci\u00f3n (mejor PUE).<\/td> Menor capacidad de refrigeraci\u00f3n instalada por kW \u00fatil.<\/td> <\/tr> <\/tbody> <\/table>

        El resultado es un c\u00edrculo virtuoso: menos p\u00e9rdidas significan menos calor, lo que significa menos refrigeraci\u00f3n, lo que significa menos energ\u00eda y menos infraestructura para una misma potencia \u00fatil entregada al silicio. En la era del escalado temporal \u2014donde el silicio se densifica sin abaratarse por nodo\u2014 el ahorro de sistema se desplaza decisivamente a la arquitectura de potencia.<\/strong><\/p> <\/section>

        <\/p>

        7<\/span> Posicionamiento de Premium<\/div>

        D\u00f3nde encaja Premium en este escenario<\/h2>

        El movimiento de Huawei ilustra una verdad que aplica a todo el sector, no solo a China: a medida que el rendimiento se densifica en volumen, la ventaja se desplaza hacia quien sepa alimentar y enfriar ese volumen<\/strong>. Premium opera precisamente en esa capa, y con criterios \u2014m\u00ednimo coste, hardware\/software abierto, sin dependencia de proveedor, rendimiento\u2014 que encajan con un mercado que busca alternativas al lock-in tanto t\u00e9cnico como geopol\u00edtico.<\/p>

        L\u00edneas de oportunidad<\/h4>
        • Conversi\u00f3n de alta tensi\u00f3n a punto de carga<\/strong> con wide-bandgap (GaN\/SiC) para data center e IA: HVDC de rack \u2192 48 V \u2192 n\u00facleo, con la conversi\u00f3n final lo m\u00e1s cercana posible al die.<\/li>
        • Arquitecturas de potencia para racks de alta densidad<\/strong> alineadas con OCP (busbar 48 V, evoluci\u00f3n hacia HVDC), aprovechando el mandato de hardware abierto frente a soluciones cerradas.<\/li>
        • Co-dise\u00f1o potencia\u2013t\u00e9rmica<\/strong>: m\u00f3dulos donde la entrega de energ\u00eda y la extracci\u00f3n de calor se dise\u00f1an juntos, no por separado \u2014el verdadero diferencial t\u00e9cnico de la era 3D\u2014.<\/li>
        • Independencia de proveedor a escala de sistema<\/strong>: una capa de potencia y t\u00e9rmica neutral funciona igual bajo silicio occidental (TSMC\/Apple\/NVIDIA) o bajo el camino chino (Huawei\/Ascend), cubriendo la bifurcaci\u00f3n del ecosistema.<\/li> <\/ul> <\/div>

          La paradoja \u00fatil: las sanciones empujaron a Huawei a un camino que incrementa<\/em> la dependencia del mundo en buena entrega de potencia y refrigeraci\u00f3n. Esa demanda es agn\u00f3stica respecto a qui\u00e9n fabrica el chip \u2014y ese es justamente el espacio neutral y abierto donde Premium puede competir.<\/p> <\/section>

          <\/p>

          8<\/span> Conclusi\u00f3n<\/div>

          El lit\u00f3grafo cede el testigo al ingeniero de potencia<\/h2>

          La Ley \u03c4 no es una nueva ley de la f\u00edsica ni el fin de Moore; es innovaci\u00f3n inducida por restricci\u00f3n<\/strong>. Pero su valor para Premium es independiente de si triunfa como est\u00e1ndar: cualquier camino que apile m\u00e1s c\u00f3mputo en menos volumen \u2014de Oriente o de Occidente\u2014 concentra potencia y calor, y traslada el l\u00edmite de rendimiento y de coste a la capa de entrega de energ\u00eda y disipaci\u00f3n.<\/p>

          Mantener la alta tensi\u00f3n el mayor tramo posible, convertir cerca de la carga con tecnolog\u00eda wide-bandgap y co-dise\u00f1ar potencia y t\u00e9rmica como un \u00fanico problema es la respuesta de ingenier\u00eda a la era del escalado temporal. El veredicto sobre Huawei llegar\u00e1 con los teardowns del Kirin este oto\u00f1o; el de Premium se decide en c\u00f3mo capitalice una frontera que se desplaza, inequ\u00edvocamente, hacia su dominio.<\/p> <\/section>

          <\/div>

          <\/p>

          \u00a7<\/span> Fuentes<\/div>
          1. Huawei, nota de prensa oficial: \u00abHUAWEI Presents the Tau (\u03c4) Scaling Law\u00bb (ISCAS 2026, Shangh\u00e1i, 25 may 2026).<\/li>
          2. CGTN: \u00abFrom geometry to time: Decoding Huawei’s Tau (\u03c4) Scaling Law\u00bb y nota sobre objetivo de densidad equivalente a 1,4 nm en 2031.<\/li>
          3. 36Kr (an\u00e1lisis): valoraci\u00f3n equilibrada de la Ley \u03c4 y la redefinici\u00f3n del \u00abproceso maduro\u00bb como \u00abproceso de alto rendimiento\u00bb.<\/li>
          4. TechWire Asia: contexto Ascend \/ DeepSeek V4 y demanda de silicio de IA dom\u00e9stico.<\/li>
          5. Canal TI: \u00abHuawei busca reescribir las reglas de los procesadores\u00bb (8 jun 2026) \u2014 art\u00edculo de partida.<\/li>
          6. Principios de ingenier\u00eda de potencia (P = V\u00b7I; p\u00e9rdida I\u00b2R; P \u2248 \u03b1\u00b7C\u00b7V\u00b2\u00b7f) y tendencias de arquitectura de distribuci\u00f3n (OCP Open Rack 48 V; migraci\u00f3n del sector a HVDC de clase 400\u2013800 V) \u2014 conocimiento t\u00e9cnico de dominio.<\/li> <\/ol>

            Las cifras de LogicFolding (+53,5% densidad, +40% eficiencia, +12,7% frecuencia, objetivo 1,4 nm-equivalente en 2031) son declaraciones de Huawei pendientes de validaci\u00f3n independiente. Las ilustraciones de p\u00e9rdida por tensi\u00f3n son c\u00e1lculos normalizados con fines explicativos, no especificaciones de producto.<\/p> <\/section> <\/div>

            <\/p>