{"id":22604,"date":"2026-06-09T13:12:33","date_gmt":"2026-06-09T11:12:33","guid":{"rendered":"https:\/\/premiumpsu.com\/?p=22604"},"modified":"2026-06-11T10:13:47","modified_gmt":"2026-06-11T08:13:47","slug":"entrega-de-potencia-nueva-frontera-ia","status":"publish","type":"post","link":"https:\/\/premiumpsu.com\/es\/resources-news\/entrega-de-potencia-nueva-frontera-ia\/","title":{"rendered":"White paper \u2013 De la geometr\u00eda al vatio"},"content":{"rendered":"
White Paper T\u00e9cnico \u2014 Estrategia de Conversi\u00f3n de Potencia<\/div>

De la geometr\u00eda al vatio<\/em><\/h1>
El escalado temporal de Huawei (Ley \u03c4 y LogicFolding) y por qu\u00e9 la entrega de potencia en alta tensi\u00f3n, cerca del chip, se convierte en la nueva frontera del rendimiento, la eficiencia y el coste de infraestructura.<\/div>
\"Premium
|<\/span>
PRM-WP-2026-014<\/span>
|<\/span>
v1.0 \u00b7 Borrador t\u00e9cnico<\/span>
|<\/span>
R&D \u00b7 Energ\u00eda \u00b7 Data Center \u00b7 e-Mobility<\/span>
|<\/span>
Interno \/ Socios bajo NDA<\/span><\/div> <\/header>

<\/p>

+53,5%<\/sup><\/span>
densidad de transistores (hasta 238 M\/mm\u00b2)<\/span><\/div>
+40%<\/sup><\/span>
eficiencia energ\u00e9tica en n\u00facleos principales<\/span><\/div>
+12,7%<\/sup><\/span>
frecuencia m\u00e1xima de reloj (hasta 3,1 GHz)<\/span><\/div>
1,4nm<\/sup><\/span>
densidad equivalente que aspira a alcanzar en 2031<\/span><\/div> <\/div>

 <\/p>

<\/p>

0 \u2014 Resumen ejecutivo<\/span>
La restricci\u00f3n que desplaza la frontera hacia la potencia<\/h2>

En el ISCAS 2026 de Shangh\u00e1i, Huawei propuso sustituir el escalado geom\u00e9trico de la Ley de Moore por un escalado temporal<\/strong>: optimizar el tiempo que tarda una se\u00f1al en propagarse por el chip (la constante \u03c4), en lugar del tama\u00f1o del transistor. Su arquitectura LogicFolding plantea ganar densidad y rendimiento mediante integraci\u00f3n 3D y caminos cr\u00edticos m\u00e1s cortos, sobre nodos maduros que China s\u00ed puede fabricar.<\/p>

Para Premium, lo relevante no es la disputa sobre si \u03c4 merece llamarse \u00abley\u00bb. Es la consecuencia f\u00edsica inevitable<\/strong> de cualquier camino que apile m\u00e1s l\u00f3gica en menos volumen \u2014sea de Huawei, TSMC, Apple o NVIDIA\u2014: la densidad de potencia sube, el calor se concentra y el l\u00edmite de rendimiento deja de fijarlo el transistor para fijarlo la capacidad de llevar energ\u00eda limpia al die y de extraer el calor resultante<\/strong>.<\/p>

Cuando el escalado se mide en tiempo y no en tama\u00f1o, el cuello de botella se traslada del lit\u00f3grafo al ingeniero de potencia. La entrega de energ\u00eda en alta tensi\u00f3n, con la conversi\u00f3n lo m\u00e1s cerca posible de la carga, pasa de ser infraestructura a ser palanca de rendimiento y de coste.<\/div>

Este documento traza esa cadena causal en cuatro derivadas \u2014consumo energ\u00e9tico, rendimiento, extracci\u00f3n de calor y arquitectura de tensi\u00f3n\u2014 y sit\u00faa la oportunidad de Premium en el centro de las tres \u00faltimas.<\/p>

<\/p>

1 \u2014 El cambio de paradigma<\/span>
Qu\u00e9 propuso Huawei, y qu\u00e9 hay de real<\/h2>

El 25 de mayo de 2026, He Tingbo \u2014presidenta del negocio de semiconductores de Huawei\u2014 present\u00f3 la Ley de Escalado Tau (\u03c4) y dos tecnolog\u00edas de soporte: LogicFolding<\/strong>, que pliega circuitos 2D en pilas verticales 3D para acortar el cableado del camino cr\u00edtico, y UnifiedBus<\/strong>, un protocolo para reducir la latencia de comunicaci\u00f3n a nivel de sistema.<\/p>

La idea central es s\u00f3lida y no es nueva en s\u00ed misma: por debajo de ~10 nm, el retardo de interconexi\u00f3n (la constante RC del cableado) domina sobre el retardo de puerta. Toda la industria ya se mueve hacia el escalado de sistema \u2014reparto de potencia por la cara posterior del wafer, apilado 3D, hybrid bonding<\/em>, hoja de ruta CFET\u2014. Lo que hace Huawei es convertir ese eje en doctrina corporativa<\/strong>, porque las sanciones (sin litograf\u00eda EUV de ASML desde 2023) le cierran el eje geom\u00e9trico.<\/p>

Lectura cr\u00edtica:<\/strong> \u00abDensidad equivalente a 1,4 nm\u00bb no es estar en 1,4 nm. Es densidad funcional<\/em> por apilado, y el apilado traslada el problema \u2014no lo elimina\u2014 hacia tres frentes que son precisamente competencia de la electr\u00f3nica de potencia y t\u00e9rmica:<\/p>

  • Densidad de potencia volum\u00e9trica:<\/strong> m\u00e1s l\u00f3gica activa en menos mm\u00b3.<\/li>
  • Entrega de corriente:<\/strong> alimentar capas internas de una pila 3D sin que la red de distribuci\u00f3n (PDN) las \u00abestrangule\u00bb.<\/li>
  • Disipaci\u00f3n:<\/strong> extraer calor del interior de un s\u00f3lido, no solo de una superficie.<\/li> <\/ul> <\/div>

    En otras palabras: el camino de Huawei, igual que los de sus rivales, aumenta el valor estrat\u00e9gico de la conversi\u00f3n de potencia avanzada y la refrigeraci\u00f3n.<\/strong> El resto del documento desarrolla por qu\u00e9.<\/p>

    <\/p>

    2 \u2014 Derivada I \u00b7 Consumo energ\u00e9tico<\/span>
    Dos capas de energ\u00eda: la que computa y la que se pierde por el camino<\/h2>

    El consumo de un sistema de c\u00f3mputo se reparte en dos capas con din\u00e1micas muy distintas:<\/p>

    Capa de c\u00f3mputo (en el die)<\/h3>

    La energ\u00eda din\u00e1mica sigue aproximadamente P \u2248 \u03b1\u00b7C\u00b7V\u00b2\u00b7f<\/strong>. Reducir \u03c4 y la longitud del cableado disminuye la capacitancia efectiva C<\/em> y permite, para una misma frecuencia, operar a menor tensi\u00f3n V<\/em> \u2014y la dependencia con V es cuadr\u00e1tica\u2014. Aqu\u00ed vive el +40% de eficiencia<\/strong> que reivindica LogicFolding. Es una ganancia real, pero acotada al chip.<\/p>

    Capa de distribuci\u00f3n y refrigeraci\u00f3n (fuera del die)<\/h3>

    A escala de rack y de centro de datos, una fracci\u00f3n creciente de la energ\u00eda nunca llega a computar<\/strong>: se pierde en las conversiones de tensi\u00f3n, en la distribuci\u00f3n (p\u00e9rdidas I\u00b2R) y en mover el calor (overhead de refrigeraci\u00f3n, reflejado en el PUE). Conforme los aceleradores de IA escalan de cientos de vatios a varios kilovatios por paquete, esta segunda capa domina el coste total de propiedad.<\/p>

    La eficiencia que gana el dise\u00f1ador de circuitos dentro del die puede perderse \u2014multiplicada\u2014 en la cadena de potencia y refrigeraci\u00f3n si la arquitectura de tensi\u00f3n no evoluciona al mismo ritmo. Ese es el espacio de Premium.<\/div>

    <\/p>

    3 \u2014 Derivada II \u00b7 Rendimiento<\/span>
    El techo de rendimiento es, cada vez m\u00e1s, un techo de potencia<\/h2>

    El escalado temporal reconoce expl\u00edcitamente que el rendimiento moderno \u2014y muy en particular el de la IA\u2014 est\u00e1 limitado por el movimiento de datos<\/strong>, no por el recuento de transistores. UnifiedBus y LogicFolding atacan ese \u00abmuro de memoria\u00bb. Pero hay un segundo muro, f\u00edsico y menos discutido:<\/p>

    • Un chip solo puede conmutar tan r\u00e1pido como se le pueda alimentar.<\/strong> Picos de corriente (di\/dt) cada vez m\u00e1s agresivos exigen una PDN de muy baja impedancia y reguladores de punto de carga (PoL) a mil\u00edmetros del silicio.<\/li>
    • Un chip solo puede sostener su frecuencia mientras se le pueda enfriar.<\/strong> El thermal throttling<\/em> es la forma m\u00e1s directa en que un fallo de refrigeraci\u00f3n se convierte en p\u00e9rdida de rendimiento.<\/li> <\/ul>

      As\u00ed, el +12,7% de frecuencia que promete LogicFolding solo se materializa en el campo si la entrega de potencia y la t\u00e9rmica acompa\u00f1an. El rendimiento entregado es el m\u00ednimo entre lo que el silicio puede hacer y lo que la infraestructura de potencia le permite hacer.<\/strong><\/p>

      <\/p>

      4 \u2014 Derivada III \u00b7 Extracci\u00f3n de calor<\/span>
      Del problema de superficie al problema de volumen<\/h2>

      El apilado 3D cambia la naturaleza del problema t\u00e9rmico. En un chip plano se disipa una potencia por unidad de superficie<\/strong> (W\/cm\u00b2); en una pila 3D se concentra por unidad de volumen<\/strong> (W\/cm\u00b3), y las capas internas quedan lejos de cualquier superficie de intercambio. La progresi\u00f3n de soluciones es conocida:<\/p>

      Etapa t\u00e9rmica<\/th> Capacidad indicativa<\/th> Implicaci\u00f3n de potencia<\/th> <\/tr> <\/thead>
      Aire forzado<\/td> hasta ~0,5\u20131 kW\/paquete<\/td> Suficiente para SoC cl\u00e1sicos; agotado para IA.<\/td> <\/tr>
      L\u00edquido directo al chip (D2C)<\/td> ~1\u20133 kW\/paquete<\/td> Est\u00e1ndar emergente en rack de IA.<\/td> <\/tr>
      Inmersi\u00f3n \/ placa fr\u00eda avanzada<\/td> varios kW<\/td> Densidad de rack >100 kW.<\/td> <\/tr>
      Microflu\u00eddica embebida (en pila)<\/td> experimental<\/td> Refrigerar capas internas<\/em> del 3D.<\/td> <\/tr> <\/tbody> <\/table> <\/div>
      Acoplamiento cr\u00edtico: cobre frente a refrigerante.<\/strong> En una pila 3D, la red de entrega de potencia (cobre, v\u00edas, planos) y los canales de refrigeraci\u00f3n compiten por el mismo presupuesto de altura (Z-height)<\/strong>. No se pueden dise\u00f1ar por separado: cada vatio que se ahorra en p\u00e9rdidas de distribuci\u00f3n es un vatio menos que extraer, y cada mil\u00edmetro que libera una arquitectura de potencia m\u00e1s densa es espacio para refrigeraci\u00f3n. Potencia y t\u00e9rmica se vuelven un \u00fanico problema de co-dise\u00f1o.<\/div>

      <\/p>

      5 \u2014 Derivada IV \u00b7 Arquitectura de tensi\u00f3n<\/span>
      Llevar alta tensi\u00f3n cerca del chip: la palanca cuadr\u00e1tica<\/h2>

      Aqu\u00ed est\u00e1 el n\u00facleo del argumento de Premium. La potencia entregada es P = V \u00b7 I<\/strong>. Para una potencia dada, elevar la tensi\u00f3n V<\/em> reduce proporcionalmente la corriente I<\/em>. Y como la p\u00e9rdida por conducci\u00f3n es Pp\u00e9rdida<\/sub> = I\u00b2 \u00b7 R<\/strong>, esa p\u00e9rdida cae con el cuadrado<\/strong> de la reducci\u00f3n de corriente. Es la diferencia entre una mejora lineal y una mejora cuadr\u00e1tica.<\/p>

      P\u00e9rdida de conducci\u00f3n relativa (misma potencia, mismo conductor)<\/p>

      alta~0<\/div>

      100%<\/span><\/p>

      <\/div> <\/div>

      6,25%<\/span><\/p>

      <\/div> <\/div>

      0,09%<\/span><\/p>

      <\/div> <\/div>

      0,02%<\/span><\/p>

      <\/div> <\/div> <\/div> <\/div>
      12 V<\/div>
      48 V<\/div>
      400 V (HVDC)<\/div>
      800 V (HVDC)<\/div> <\/div> <\/div>
      Para igual potencia transportada por igual conductor, pasar de 12 V a 48 V reduce la p\u00e9rdida de conducci\u00f3n ~16\u00d7; subir a clases HVDC la vuelve pr\u00e1cticamente despreciable. La penalizaci\u00f3n se traslada entonces a las etapas de conversi\u00f3n, que es donde compite la electr\u00f3nica de potencia de alta densidad.<\/figcaption><\/figure>

      La cadena de entrega y la direcci\u00f3n del sector<\/h3>

      La consecuencia de dise\u00f1o es doble: subir la tensi\u00f3n de distribuci\u00f3n<\/strong> y acercar la conversi\u00f3n final a la carga<\/strong>, minimizando el tramo de corriente alta. La industria ya recorre este camino:<\/p>

      Espina de entrega de potencia: la tensi\u00f3n baja y la corriente sube hacia el die<\/p>

      Grid<\/div>

      HVDC ~400\u2013800\u00a0V<\/span><\/p>

      <\/div>

      \u2191 corriente<\/span><\/p> <\/div>

      Rack<\/div>

      48 V<\/span><\/p>

      <\/div>

      \u2191\u2191<\/span><\/p> <\/div>

      Placa<\/div>

      12 V \u2192 core<\/span><\/p>

      <\/div>

      \u2191\u2191\u2191<\/span><\/p> <\/div>

      PoL<\/div>

      <1 V<\/span><\/p>

      <\/div>

      cientos de A<\/span><\/p> <\/div>

      Die<\/div> <\/div>

      Objetivo: mantener la alta tensi\u00f3n el mayor tramo posible y convertir a baja tensi\u00f3n \/ alta corriente solo en el \u00faltimo mil\u00edmetro.<\/p> <\/div> <\/figure>